SystemVerilog Interface 的 inout port

發現一個現象，
當使用 SystemVerilog Interface 時，
若 Interface 內有用到 inout，
則該訊號不能宣告成 logic，
必須要宣告成 wire，
不然如果與非 interface 寫法的 inout port 相連時，
NC 會回報錯誤：

ncelab: *E,CUVMIO (../tb/tb.sv,58|48): port connections to inout ports must be collapsible, that is, they must be nets of the same size.